元智大學 電機系乙組 謝宗樺 李建育
工業技術研究院 資訊與通訊研究所 許佑誠

第五代行動通訊為滿足終端用戶之高速傳輸的需求，透過布建更多的小型基地台（small cell）來擴大無線網路覆蓋範圍，這也使得對小型基地台射頻前端元件的規格要求更形嚴格。此外，由於3.5 GHz頻段之傳輸損耗較低且涵蓋範圍較廣，因此是第五代行動通訊在Sub-6 GHz之熱門頻段。本文是工研院與元智大學學研合作開發之成果，由元智大學負責電路架構的研究與發想，工研院提供部分設計建議與實作測試協助，利用穩懋半導體公司之0.25 μm InGaAs pHEMT製程，完成比CMOS製程特性優異兼具有高線性度之3.5 GHz小型基地台之低雜訊放大器設計與實現。

低雜訊放大器分析與探索

低雜訊放大器在接收機中扮演關鍵的角色，由Friis [1]公式可知，只要低雜訊放大器的增益夠大且雜訊指數夠低，則低雜訊放大器的雜訊指數可代表整體接收機的雜訊指數，因此，如何設計具有低雜訊指數與高增益的放大器，一直都是相當重要的課題。單一頻段的低雜訊放大器比較常見的做法大多採用電晶體疊接（cascode）的架構[2]，如圖1所示，此架構的特點是使用所謂電感性退化（inductive degeneration）的輸入阻抗匹配網路，理想上，最大增益匹配與最小雜訊指數匹配可以同時達到，但其缺點為需要付出較大的功率消耗或是需要使用外部（off-chip）元件來匹配。

圖1 具有源極退化電感之Cascode低雜訊放大器架構[2]

為解決此一問題，[3]提出了PCSNIM（Power-Constrained Simultaneous Noise and Input Matching）技術，可以讓放大器在指定的功耗下，同時滿足低雜訊與高增益的需求，其電路特徵即是在電晶體的閘極與源極間外加一個電容C_ex，其設計步驟簡述如下：（1）選擇適當的 V_gs 偏壓，找出最佳雜訊指數的電流密度；（2）在指定的功耗下，決定電晶體的W尺寸；（3）選擇適當的電容Cex與源級退化電感 L_s，使得〖Re[Z〗_opt]=50 Ω；（4）最後找出適當的 L_g，使得〖Im[Z〗_opt]=0，即可完成設計。

然而，現今大多數低雜訊放大器均是以CMOS製程實現，要使低雜訊放大器兼具高線性度以滿足5G小型基地台[4]的要求較為不易，以[4]而言，相同操作頻帶之低雜訊放大器之增益約為20 dB、雜訊指數約為2.2 dB以及約-1 dBm之IIP3（約-11 dBm之輸入P1dB），因此本文將以穩懋半導體之0.25 μm InGaAs pHEMT製程來設計與實現低雜訊放大器，其設計規格在3.3至3.7 GHz之增益可以大於18 dB、輸入與輸出折返損耗小於-10 dB、雜訊指數小於1.2 dB且輸入P1dB大於-10 dBm，本文所使用之製程除了可以獲得更低的雜訊指數外並可同時兼顧小型基地台所要求之高線性度。

圖2 在閘極與源極間外加一個電容 C_ex 之PCSNIM低雜訊放大器架構[3]

3.5 GHz 小型基地台低雜訊放大器設計、模擬與量測

依據上節所述之設計方法，使用穩懋半導體0.25 μm InGaAs pHEMT之製程，實現兼顧線性度之3.5 GHz小型基地台低雜訊放大器，其電路圖與相關元件值如圖3所示，透過選擇適當的 L_s、L_g 與 C_ex，可以使最低雜訊指數的匹配點（m10）接近50歐姆，換句話說，即可同時達成高增益與低雜訊指數的要求，如圖4所示，圖中藍色線為雜訊圓（Noise circle）、紅色線為增益圓（Gain circle）。

圖3 3.5 GHz 小型基地台低雜訊放大器之電路圖與其相關元件值

圖4 選擇適當的 L_s、L_g 與 C_ex 使得最低雜訊指數的阻抗匹配點與最大增益的匹配點相近且靠近50歐姆

實際晶片電路圖則如圖5所示，其大小為738 um x 956 um，整體電磁與電路整合模擬與實際量測結果分別如圖6、圖7與圖8所示，由圖6可知，在3.3 GHz至3.7 GHz的頻率範圍內，輸入折返S_11與輸出折返損耗S_22均小於-13 dB，增益S_21均大於19 dB；而從圖7可知，在3.3 GHz至3.7 GHz的頻帶內，雜訊指數為1.1 dB至0.9 dB；此外，在3.5 GHz之中心頻率，其輸入P1dB約為-6 dBm，如圖8所示；而整個3.3至3.7 GHz頻帶內，輸入P1dB均大於-6 dBm，如圖9所示。由上述模擬與量測可知，此低雜訊放大器符合設計規格要求。此外，本文所開發之低雜訊放大器與類似製程所開發之低雜訊放大器之特性比較則如表1所示。

圖5 所開發應用於小型基地台之3.5 GHz低雜訊放大器晶片圖

圖6 3.5 GHz低雜訊放大器模擬（虛線）與量測（實線）之S參數圖

圖7 3.5 GHz低雜訊放大器模擬（虛線）與量測（實線）之雜訊指數圖

圖8 低雜訊放大器在3.5 GHz之輸入P1dB模擬（虛線）與量測（實線）圖

圖9 低雜訊放大器在3.3 至3.7 GHz之輸入P1dB模擬與量測圖

表1 低雜訊放大器之特性比較

結論 

隨著5G技術的快速發展，各國紛紛投入相關基礎建設，使得3.5 GHz頻帶成為熱門頻段，工研院與元智大學合作透過穩懋半導體之0.25 μm InGaAs pHEMT製程，成功開發特性比CMOS製程優異、可應用於3.5 GHz小型基地台且具有高線性度之低雜訊放大器，其模擬結果與量測結果相當吻合並且符合小型基地台之要求。

參考文獻 

[1] Robert Sobot, “Wireless Communication Electronics, 2nd,” Springer, 2021.
[2] D. K. Shaeffer et al, “A 1.5-V, 1.5-GHz CMOS Low Noise Amplifier,” IEEE Journal of Solid-State circuits, vol. 32, no. 5, pp. 745-759, May 1997.
[3] T. K. Nguyen et al, “CMOS Low-Noise Amplifier Design Optimization Techniques,” IEEE Transactions on Microwave Theory and Techniques, vol. 52, no. 5, pp. 1433-1442, May 2004.
[4] Lim et al, “65-nm CMOS 2 × 2 MIMO Multi-Bnad LTE RF Transceiver for Small Cell Base Stations,” IEEE Journal of Solid-State circuits, vol. 53, no. 7, pp. 1960-1976, July 2018.
[5] M. A. Bashir et al, “A high linearity low noise amplifier for 5G front-end modules,” in IEEE ICMMT Symp. Dig., May 2019.
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[8] H. L. Kao et al, “Design of an S-band 0.35 um AlGaN/GaN LNA using cascade topology,” in IEEE DDECS Symp. Dig., Apr. 2013.