工研院資通所 黃昭仁

邊緣運算（edge computing）希望以分散式運算來降低中央伺服器的依賴，並且可大幅降低網路延遲（latency）及網路流量。但要實現具有省電又高性能的邊緣運算智慧裝置，電源設計是傳統電路設計但又不可或缺的重要環節，故發展電源管理晶片自動化設計，不僅針對IoT、IIoT，甚至針對AI晶片進行功耗分析，制定電源需求並挑選適合的電源管理電路架構，自動設計對應的電壓調節機制，以讓AI晶片得以快速實現低功耗AIoT系統裝置將是未來發展趨勢之一。

類比電路自動化瓶頸

電路自動化設計從90年代開始被熱烈探討，但至今為止僅有數位電路自動化技術演進非常成熟，但是類比電路則是30年來幾乎沒有跳躍性的進度，主要在於數位電路實現正確功能下，能以操作面積及速度來區分優劣；而類比電路與數位電路最大的不同點，在於數位電路若不滿足時序則會造成功能錯誤而不可使用，但類比電路就算設計規格比目標規格差，功能並不會就此改變或不可使用，甚至可以藉由其他電路來修正或補強，故非常難界定好壞的程度。
以放大器為例，其架構非常多樣性，規格涉及不同頻率下的放大倍率、零極點補償、開路速度、閉迴路響應速度、操作電流、可操作電壓範圍、雜訊、溫度特性、面積、功耗…等，在實際進行corner模擬，常有部分case不滿足預期規格，但僅僅只是表現較差而不會造成功能異常情況，甚至所有規格都滿足情況下，A模擬比B模擬的放大倍率及耗電較高，但是高放大倍率可使閉迴路擁有更低的電壓誤差，但是耗電則是不好的影響，這樣條件下，非常難定義A或B那個條件較好，而造成自動化程式難以開發。

<h4>．類比電路自動化現況</h4>以基本低壓降線性調節器（low-dropout regulator, LDO）為例，進行類比電路設計流程說明，其流程可參考圖1所示：

1.首先會先使用製程廠所提供的製程設計套件（package design kit, PDK）來設計電路，這個設計結果並不含任何佈局所造成的不理想效應，但是可以快速找尋到適合的電路架構，並且較快速模擬相關規格以符合對應需求，大約需一個月設計。

2.待電路設計完成後，即會進入電路佈局，此部分將耗費人力在符合電路架構（layout vs. schematic, LVS）及製程廠的設計準則要求（design rule check, DRC）將電路實現出來，通常約需一個月完成。

3.待電路佈局完成後，便會對進行布局寄生提取（layout parasitic extraction, LPE）來確保佈局的方法造成電路特性影響的程度，若模擬結果無法滿足規格，將會進行電路補強，或是分析布局寄生，重新修正電路及布局樣式來符合規格。但是此步驟最大窒礙難行的點是在於，佈局都希望盡可能讓晶片面積最小化，但此部分也會造成嚴重的寄生效應而使性能變差，故調整布局所花費的代價非常大。

類比電路自動化，不外乎就是將標準設計流程自動化，以大幅降低設計時間與成本，目前在類比電路自動化較具成果為英國Pulsic的AnimateTM、英國Thalia Design Automation的AMALIATM以及葡萄牙Integrated Circuits Group (ICG)的Analog IC Design Automation (AIDA)三套自動化較為完整：

．AnimateTM主要是針對既有的電路，依照使用者的佈局概念進行自動化布局生成，而產生各式各樣的open access (OA) 標準布局格式供設計者挑選，再讓設計者自行萃取寄生效應並模擬分析來確定可用性，大幅降低佈局的時間與成本。

．AMALIATM藉由既有電路及布局結果，可迅速轉移新製程並生成一系列符合規格的電路，可大幅降低重新設計的時間與成本。

．AIDA則是提出完整的設計框架，可以在AIDA Circuit (AIDA-C) 結合Spectre、Eldo及HSPICE等EDA模擬軟體，進行電路參數調整以滿足各項規格需求，再透過AIDA Analog Module Generator (AIDA-AMG) 轉入AIDA Layout (AIDA-L) 去生成布局並進行布局面積與性能最佳化，實現高品質的電路設計。

此三套自動化軟體皆針對布局所造成的時間成本最小化，也非常技巧性的在過去類比電路自動化在修正LPE效應時，會採用trial-and-error方式進行耗費大量時間而變的不切實際的問題，改使用設計者的條件限制去生成特定且有限的布局樣式，再讓設計者去確認。此類比電路自動化確實已經大量的降低設計時間，但是自動化生成的電路依然需要耗費較多時間去調整以符合預期規格。

<h4>．完整布局分析之類比電路設計方法</h4>工研院根據過往類比電路與自動化設計經驗，提出完整布局分析資料庫為基礎的類比電路自動化設計方法，首先將製程廠所提供的PDK、DRC、LVS及LPE自動化萃取並分析製作成完整的設計參數，再依據此具有布局寄生的設計參數精確估算元件擺放與布線造成的影響，確保電路架構對應的寄生是符合預期規格，最後再依據設計結果合成對應的電路布局，精確掌控電路設計特性，如圖2所示。

這種設計方式是借助電腦強大運算能力，同時解決電路設計與布局合成的問題；除此之外，針對不同種類的電源管理架構，透過專業流程設計特定電路，依照測試驅動開發（test driven development, TDD）建立各種單元測試，依序設計符合預期目標之部分電路，避免過度設計且大幅降低模擬所需要耗費的時間。

分析人工智慧AI晶片系統電源

類比電路自動化最困難的在於規格制定，尤其電源管理常常因為不了解系統需求，而過度設計，造成高耗電及高成本的問題。而AI晶片實現AIoT最後一哩路通常為電源管理，故分析AI晶片及周邊電路成為最重要的目標。

電源管理最重要的就是提供穩定的電源給系統裝置使用，圖3為AIoT電路運算架構參考，工研院預期針對AIoT的基本架構，如：處理器、動態隨機存取記憶體以及深度神經網路（deep neural network, DNN）加速器使用大量的處理元件（processing elements, PEs）進行電力模型建構，根據運行的神經網路耗電行為，以及系統裝置應用情境，提供自動化電源管理電路設計的規格。

電源管理自動化設計與布局合成

基於人工智慧晶片系統耗電模型及完整布局分析之類比電路設計方法，依據電源需求及低壓降線性調節器的專業電路設計流程，建構電源設計自動化：

1.依據電壓高低需求，決定參考電壓VREF及回授電阻R1、R2。
2.依據裝置靜態耗電需求，決定功率元件MPE。
3.依據參考電壓VREF及功率元件MPE大小挑選對應的誤差放大器XEA架構。
4.根據裝置動態耗電需求設計放大器XEA參數、補償器XC及對應的電容負載CL。
5.計算各電路實體大小，讓設計者進行電路布局規劃。
6.依據設計寄生線路與預計合成的線路規劃差距，調整放大器XEA參數及對應的補償器XC數值。
7.最後將設計結果，實際合成出低壓降線性調節器電路，完成電源設計自動化。

電源管理自動化設計挑戰

有別於目前主流的類比電路自動化設計技術，依序進行電路設計與布局合成；工研院的電源設計自動化技術，建立電路設計參數、AI晶片耗電模型、電源管理專業設計流程，目標希望能快速實現低壓降線性調節器（LDO）電路等級的電源自動化能力，以滿足各種低耗電AIoT的高品質電源需求。但若要落實更高性能的AIoT甚至於各種系統裝置使用，如：智慧家電、智慧裝置…等更高性能需求的電源設計，還需要更複雜的切換式電源架構及對應專業電路設計流程，如：降壓式Buck、升壓式Boost及升降壓式Buck-Boost架構才得以完整實現泛用型的電源設計自動化。

[1] S.-C. Luo, “Lightweight DNN Processor Design (based on NVDLA),” SlideShare [online], Oct. 2018. Available: https://www.slideshare.net/ShienChunLuo/itriicllightweightdnnprocessor-120398410

[2] D. Palossi, A. Loquercio, F. Conti, E. Flamand, D. Scaramuzza, L. Benini, “A 64mW DNN-based Visual Navigation Engine for Autonomous Nano-Drones”, GroundAI [online], May 2018. Available: https://www.groundai.com/project/a-64mw-dnn-based-visual-navigation-engine-for-autonomous-nano-drones/4

[3] (2019) AnimateTM homepage on Pulsic [online]. Available: https://www.pulsic.com/animate/

[4] (2019) Analog Integrated circuit Design Automation homepage on AIDAsoft [online]. Available: http://www.aidasoft.com/Home

[5] (2019) AMALIATM homepage on Thalia Design Automation [online]. Available: https://www.thalia-da.com/solutions/amalia-design-enabler-and-analysis/