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技術探索

深度神經網路中卷積加速器的Tile-Based架構探索

工業技術研究院 資訊與通訊研究所 石詠太、黃稚存、陳耀華、盧俊銘

 

近年來,人工智慧利用深度卷積神經網路(DCNNs) [1], [2] 在許多領域都獲得重大成功,例如: 視覺分析、自然語言處理以及多媒體合成。同時因為深度卷積神經網路有很高的計算複雜度以及大量的數據運算,對有效率的硬體加速器需求也隨之增加。

 

精彩內容

1. 卷積加速器架構介紹
2. 卷積加速器架構探索
3. 案例分析與架構探索

Tile-Based卷積加速器

 

圖1是我們為深度卷積神經網路所設計的可擴展深度推論(inference)處理器架構。我們使用總體緩衝器記憶庫(global buffer bank)作為主要的儲存空間,用來儲存要傳遞給PE叢集(cluster)的輸入特徵圖(input feature map, ifmap) 以及濾波器權值(filter weight),也用來儲存PE叢集運算過後所產生輸出特徵圖(output feature map, ofmap)以及部分和(partial sum, psum)。多個PE叢集(例如w個)可以依照行排列的形式組成1個PE叢集群,每個PE叢集群會與1個總體緩衝器記憶庫(memory bank)以1個一對一的多管道 (channel)線路連接,來獲取運算所需的輸入特徵圖以及濾波器權值。而在叢集群的內部,數據會以管道化(pipeline)的方式傳遞。加速器架構內的整個2-D PE陣列是由u個PE叢集群所組成,卷積計算所產生的部分和以及陣列相乘的結果會由上至下從所有PE叢集群累加到k個總體緩衝器記憶庫 (為達最大化架構彈性的目的k可以與w不同)。